HASH GAME - Online Skill Game GET 300

　　摘要:本文基于安全Hash算法(SHA21),提出了一种结构优化的SHA21硬件加速器.本设计通过改进数据通路,加快了运算单元的速度;同时,采用动态操作数生成的方法,节约了硬件资源.设计采用SMIC0.25ΛmCMOS工艺综合,其核心电路(core)等效门为16.8k;在86MHz的工作频率下,其数据吞吐率达1.07Gbps.分析结果显示,该硬件加速器具备低成本和高性能的特点,适用于PDA、智能手机等面积受限的移动设备,具有良好的应用前景.

　　收稿日期:2006203203基金项目:国家自然科学基金项目(90407002和60576024)资助;上海市科委AM基金项目(0502)资助.作者简介:顾叶华,男,1981年生,硕士研究生,主要研究方向为数字集成电路设计;曾晓洋,男,1972年生,博士,副教授,主要研究方向为数字集成电路设计与测试;韩军,男,1977年生,博士研究生,主要研究方向为数字集成电路设计;张章,男,1982年生,硕士研究生,主要研究方向为数字

　　针对不同的应用场合, SHA 21 要求的性能指标也不尽相 同. 文献[ 3 ]采用流水线和并行技术设计的 SHA 21 硬件加速 器获得很高的数据吞吐率, 达到 1. 7Gbp s, 但其面积也十分可 观, 只能适用于服务器等面积约束相对较松的应用场合. 文献 [ 4 ] 的设计方案频率相对较高, 但数据吞吐率不高, 仅为 0. 518Gbp s. 本设计的目标是以较低的硬件成本实现较高的 运算速度, 使其适合于高端移动设备的应用.